SmartADC — Projeto de um ADC de muita alta velocidade utilizando algoritmos genéticos com calibração inteligente de erros de emparelhamento e temporais

Este projeto consiste no desenvolvimento e avaliação experimental de um TI-ADC com 12 bits de resolução e 8Gs/s de frequência de amostragem. Os protótipos serão projetados e fabricado numa tecnologia CMOS 28nm (TSMC HPC+), que é aproximadamente 10x a 5x mais barata que tecnologias mais sofisticadas (SiGe ou FD-SOI/finFET). É esperado que este TI-ADC atinja uma taxa de conversão de 8Gs/s com uma linearidade melhor que 9 bits e tenha uma eficiência energética, definida pela FOM de Walden, melhor que 50 fJ/conv-step. A área esperada deve ser menor que 1mm2. Estas características encontram-se atualmente para além do estado da arte de ADC de alta velocidade.

Estes objetivos serão atingidos através de:

1. Otimização da arquitetura utilizando algoritmos genéticos (GA) de modo a obter uma combinação de sub-ADCs, número de andares por sub-ADCe tamanho das capacidades que resulte na menor área possível e menor dissipação de potência possível para as especificações desejadas. Esta tarefa utilizará modelos de alto nível dos blocos constituintes do ADC, incluindo calibração, para obter a melhor arquitetura possível. Num passado recente a maior parte dos ADCs utilizam arquiteturas simples baseada em 2 andares, normalmente devido á dificuldade de projeto associada ao amplificador de resíduo. É espectável que a exploração de arquiteturas diferentes permita aumentar a taxa de conversão do ADC sem afetar a linearidade.
2. O primeiro andar de cada sub-ADC utilizará um circuito de amostragem e  retenção (S&H) em conjunto com um novo push-pull buffer de entrada altamente linear, utilizando realimentação em modo corrente e atingindo uma largura de banda de 8GHz.
3. Os primeiros andares dos ub-ADC serão constituídos de um quantizador SAR-ADC utilizando funcionamento assíncrono para aumentar a taxa de conversão e um DAC com troca de condensadores (capacitor swapping) para reduzir os erros de emparelhamento entre os condensadores, melhorando assim a linearidade global.  Os andares restantes utilizaram quantizadores SAR assíncronos baseados em DACs escada C-2C para reduzir o efeito de carga a dezenas de fF. Uma vez que a área de um DAC escada C-2C escala linearmente com o número de bits, este circuito ocupará uma área muito pequena.
4. O amplificador de resíduo é um bloco critico porque pode limitar a linearidade e velocidade do ADC. É proposto utilizar amplificadores em anel porque este tipo de amplificadores permite obter uma linearidade elevada devido ao seu funcionamento em malha fechada ao mesmo tempo que permitem obter tempos de amplificação curtos. Em particular o recente amplificador em anel criticamente amortecido permite combinar um modo de operação mais estável com uma resposta rápida e linear.
5. Finalmente será implementado um novo sistema de calibração baseado em redes neuronais artificiais (ANN) e a utilização de sinais treino modulados em frequência (FM) gerados por síntese digital direta. Este esquema de calibração será possível de corrigir os erros de offset, de ganho, de desvio temporal no relógio e de largura de banda nos sub-ADCs constituintes do TIADC. O objetivo é utilizar sinais tão parecidos quanto possível aos sinais que o TIADC vai processar num transceiver 5G+ ou 6G, de modo a permitir que o sistema se consiga autocalibrar em fundo durante a operação normal.